近日，外媒Tom's Hardware报道，华为近期申请了一项“四芯片”（quad-chiplet）封装设计专利，该设计或将用于其下一代AI芯片昇腾910D。

报道称，该“四芯片组”专利与英伟达的Rubin Ultra设计方法相似，但也暗示了其先进的芯片封装技术，可以与目前半导体制造市场领导者台积电的芯片封装技术相媲美，这最终可能使华为能够避开美国的制裁，并更快地赶上英伟达的AI GPU性能。

日前，任正非在接受人民日报采访的对话中就明确提到：“芯片问题其实没必要担心，用叠加和集群等方法，计算结果上可以与最先进水平相当。”

随后，黄仁勋也表示，“尽管英伟达技术领先一代，但人工智能是一个并行问题，中国可以通过使用更多芯片来弥补单个芯片性能的不足。”

“四芯片封装”技术

相较于英伟达和台积电，虽然华为和中芯国际，无法使用ASML先进的EUV光刻机制造芯片，但很可能用先进封装技术“后来居上”。

中国半导体行业协会集成电路设计分会理事长、清华大学教授魏少军此前曾指出，一直以来，封测是中国集成电路发展最完善的板块，技术能力与国际先进水平比较接近。

根据专利显示，Chiplet互连设计列为一大亮点，该技术可以使多个芯片组合在一起，从而实现与采用尖端节点生产的单芯片设计相当的性能水平。

据悉，该设计并未依赖传统的中介层，而是建议使用桥式结构，类似于台积电的CoWoS-L 或英特尔采用Foveros 3D技术的EMIB。这些技术可以更高效、更紧凑地集成多个芯片，这对于高性能人工智能工作负载至关重要。

4月下旬，《华尔街日报》就曾披露，华为已与多家中国科技公司接洽，测试昇腾 910D的可行性。如今，新的专利细节为这款芯片提供了更多线索。

Tom's Hardware报道称，如果最新的专利确实是传闻中的Ascend 910D，这款芯片的面积可能会非常巨大。

华为的单芯片910B的面积约为665平方毫米，因此四芯片910D的面积可能达到2660平方毫米。此外，该报告指出，由于每个910B包含四个HBM芯片，共有16个HBM堆栈（每个约85平方毫米），因此DRAM 总面积可能会增加到约1360平方毫米。

这样一来，硅片的总面积将接近4020平方毫米，按照台积电的标准，大约是EUV光罩尺寸的五倍，台积电的目标是到2026年实现批量支持这一规模。

据悉，华为目前的主打AI芯片为昇腾910B（单芯片）、昇腾910C（采用chiplet双芯片封装）。基于这一代芯片，华为发布的CloudMatrix384超节点，算力规模已反超英伟达旗舰系统NVL72。（CloudMatrix384集成了384个昇腾910C NPU和192个鲲鹏CPU。）

根据华为最新发布CloudMatrix384超节点论文表示，使用DeepSeek-R1模型进行评估，（CloudMatrix-Infer LLM服务解决方案）计算效率、解码均超过了英伟达H100上的SGLang和H800上的DeepSeek等领先框架的已公布效率。

如果华为最新公布的这一封装专利成功实现，这一对于华为及中国大陆AI芯片产业来说都具有重大意义。正如Tom's Hardware在报道中称，这可能是中国科技巨头的转折点。

关于封装技术的重要性

封装在整个芯片制造环节中处于下游，在过去，它的定义也为保护电路芯片免受周围环境的影响。

然而，随着芯片技术的不断发展，“后摩尔时代”制程技术突破难度较大，先进封装技术的发展成为延续及超越摩尔定律、提升系统性能的关键。

根据中商产业研究院发布的《2025-2030年中国封装测试行业深度分析及发展趋势研究预测报告》显示，2024年全球先进封装市场规模达519.00亿美元，同比增长10.90%；分析师预测，2025年全球先进封装市场规模将达到571亿美元，2028年达到786亿美元。

另据华创证券研报，先进封装能够通过多颗芯粒与基本的2.5D/3D集成，可以摆脱单纯依靠摩尔定律提升芯片性能的束缚，并能突破单芯片光刻面积的限制和成品率随面积下降等问题。尤其在中国短时间难以突破自主EUV光刻机和先进节点制造工艺的情况下，先进封装技术对于中国高性能芯片的发展至关重要。